串扰

【干货】关于小间距QFN封装PCB设计的串扰抑制分析

随着电路设计高速高密的发展趋势,QFN封装已经有0.5mm pitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出。对于8Gbps及以上的高速应用更应该注意避免此类问题,为高速数字传输链路提供更多裕量。本文针对PCB设计中由小间距QFN封装引入串扰的抑制方法进行了仿真分析,为此类设计提供参考。

问题分析

在PCB设计中,QFN封装的器件通常使用微带线从TOP或者BOTTOM层扇出。对于小间距的QFN封装,需要在扇出区域注意微带线之间的距离以及并行走线的长度。图一是一个0.5 pitch QFN封装的尺寸标注图。

“图一
图一:0.5 pitch QFN封装尺寸标注图

图二是一个使用0.5mm pitch QFN封装的典型的1.6mm 板厚的6层板PCB设计:

连载三:再读串扰--高级篇

关于串扰,之前发布过两篇文章,但都浅尝辄止,本文试图从串扰的根本原理出发,重新探讨串扰话题,为高级篇。

提到串扰,对于大多数信号完整性工程师来说,首先想到的应该就是图1所示的典型的串扰原理图和图2所示的典型的串扰波形。

连载二:串扰仿真

为了更好的理解和解释串扰的各种概念,今天尝试对串扰进行仿真,选择最简单易用的HyperLynx进行一系列的串扰仿真。

1、微带线串扰仿真

1)仿真模型

在HyperLynx中搭建如下电路,U1为驱动端,电路模型为CMOS, 3。3V, 上升沿驱动,U2为接收模式。

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在HyperLynx中通过对叠层进行设置,设置传输线为微带线,传输线线宽为9 mil, 线间距为8 mil, 距离走线下方参考层的高度为5 mil, 相对介电常数为3。9,线长为68 inch, 传输延时为10 ns。

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仿真结果如下:

连载一:关于串扰,你想了解的都在这儿了~

1、串扰的概念

串扰是信号完整性中最基本的现象之一,尤其现在大多数电子产品越来越小,PCB板上走线密度越来越大,信号速率越来越高,串扰问题也越来越困扰SI工程师。

到底什么是串扰呢,我们从最直观的一个波形开始,看一看串扰到底会引起什么问题,下图黄色圈内的波形即为受到串扰影响的信号,在信号高电平或低电平产生毛刺,从而影响系统稳定性。

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我们知道,当信号沿传输线传播时,在信号路径和返回路径之间将产生电力线;围绕在信号路径和返回路径周围也会产生磁力线。这些电场和磁场还会延伸到周围的空间。这些延伸出去的场被称为边缘场,如果另外一根信号线刚好在边缘场范围之内的话,就会受到干扰,这样的一种耦合效应我们就称为串扰。

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