这篇文章让你掌握PCB信号完整性五步曲(一)

一、PCB走线中途容性负载反射

很多时候,PCB走线中途会经过过孔、测试点焊盘、短的stub线等,都存在寄生电容,必然对信号造成影响。走线中途的电容对信号的影响要从发射端和接受端两个方面分析,对起点和终点都有影响。

首先看一下对信号发射端的影响。当一个快速上升的阶跃信号到达电容时,电容快速充电,充电电流和信号电压上升快慢有关,充电电流公式为:I=C*dV/dt。电容量越大,充电电流越大,信号上升时间越快,dt越小,同样使充电电流越大。

我们知道,信号的反射与信号感受到的阻抗变化有关,因此为了分析,我们看一下,电容引起的阻抗变化。在电容开始充电的初期,阻抗表示为:

“”

这里dV实际上是阶跃信号电压变化,dt为信号上升时间,电容阻抗公式变为:

“”

从这个公式中,我们可以得到一个很重要的信息,当阶跃信号施加到电容两端的初期,电容的阻抗与信号上升时间和本身的电容量有关。

通常在电容充电初期,阻抗很小,小于走线的特性阻抗。信号在电容处发生负反射,这个负电压信号和原信号叠加,使得发射端的信号产生下冲,引起发射端信号的非单调性。

对于接收端,信号到达接收端后,发生正反射,反射回来的信号到达电容位置,那样会发生负反射,反射回接收端的负反射电压同样使接收端信号产生下冲。

为了使反射噪声小于电压摆幅的5%(这种情况对信号的影响可以容忍),阻抗变化必须小于10%。那么电容阻抗应该控制在多少?电容的阻抗表现为一个并联阻抗,我们可以用并联阻抗公式和反射系数公式来确定它的范围。对于这种并联阻抗,我们希望电容阻抗越大越好。假设电容阻抗是PCB走线特性阻抗的k倍,根据并联阻抗公式得到电容处信号感受到的阻抗为:

“”

阻抗变化率为:

“”

即k≥9,也就是说,根据这种理想的计算,电容的阻抗至少要是PCB特性阻抗的9倍以上。实际上,随着电容的充电,电容的阻抗不断增加,并不是一直保持最低阻抗,另外,每一个器件还会有寄生电感,使阻抗增加。因此这个9倍限制可以放宽。

在下边的讨论中假设这个限制是5倍。

有了阻抗的指标,我们就可以确定能容忍多大的电容量。电路板上50欧姆特性阻抗很常见,就用50欧姆来计算。

“”

得出:

“”

即在这种情况下,如果信号上升时间为1ns,那么电容量要小于4皮法。反之,如果电容量为4皮法,则信号上升时间最快为1ns,如果信号上升时间为0.5ns,这个4皮法的电容就会产生问题。

这里的计算只不过是为了说明电容的影响,实际电路中情况十分复杂,需要考虑的因素更多,因此这里计算是否精确没有实际意义。关键是要通过这种计算理解电容是如何影响信号的。我们对电路板上每一个因素的影响都有一个感性认识后,就能为设计提供必要的指导,出现问题就知道如何去分析。精确的评估需要用软件来仿真。

总结:

1、PCB走线中途容性负载使发射端信号产生下冲,接收端信号也会产生下冲。
2、能容忍的电容量和信号上升时间有关,信号上升时间越快,能容忍的电容量越小。

二、接收端容性负载的反射

信号的接收端可能是集成芯片的一个引脚,也可能是其他元器件。不论接收端是什么,实际的器件的输入端必然存在寄生电容,接受信号的芯片引脚和相邻引脚之间有一定的寄生电容,和引脚相连的芯片内部的布线也会存在寄生电容,另外引脚和信号返回路径之间也会存在寄生电容。

好复杂,这么多寄生电容!其实很简单,想想电容是什么?两个金属板,中间是某种绝缘介质。这个定义中并没有说两个金属板是什么形状的,芯片两个相邻引脚也可以看做是电容的两个金属板,中间介质是空气,芯片引脚和PCB板内层的电源或地平面也是一对金属板,中间介质是PCB板的板材,常见的是FR4材料,也是一个电容。

下面研究一下信号终端的电容有什么影响。将模型简化,用一个分立电容元件代替所有寄生电容。(如下图所示)

“”

我们考察B点电容的阻抗情况。电容的电流为:

“”

随着电容的充电,电压变化率逐渐减小(电路原理中的瞬态过程),电容的充电电流也不断减小。即电容的充电电流是随时间变化的。

电容的阻抗为:

“”

因此电容所表现出来的阻抗随时间变化,不是恒定的。正是这种阻抗的变化特性决定了电容对信号影响的特殊性。如果信号上升时间小于电容的充电时间,最初电容两端的电压迅速上升,这时阻抗很小。随着电容充电,电压变化率下降,充电电流减小,表现为阻抗明显增大。充电时间无穷大时,电容相当于开路,阻抗无穷大。

阻抗的变化必然影响信号的反射。在充电的开始一段时间,阻抗很小,小于传输线的特性阻抗,将发生负反射,反射回源端A点的信号将产生下冲。随着电容阻抗的增加,反射逐渐过渡到正反射,A点的信号经过一个下冲会逐渐升高,最终达到开路电压。

因此电容负载使源端信号产生局部电压凹陷。精确波形和传输线的特性阻抗、电容量、信号上升时间有关。

对于接收端,很明显,就是一个RC充电电路,不是很严谨,但是和实际情况非常相似。电容两端电压,即B点电压随RC充电电路的时间常数呈指数增加(基本电路原理)。因此电容对接收端信号上升时间产生影响。

RC充电电路的时间常数为:

“”

这是B点电压上升到电压终值的“”,即37%所需的时间。B点电压10%~90%上升时间为:

“”

如果传输线特性阻抗为50欧姆,电容量10pF,则10~90充电时间为1.1ns。如果信号上升时间小于1.1ns,那么B点电压上升时间主要由电容充电时间决定。如果信号上升时间大于1.1ns,末端电容器作用是使上升时间进一步延长,增加约1.1ns(实际应比这个值小)。下图显示了终端电容负载对驱动端和接受端产生影响的示意图,放在这里,让大家能有个感性的认识。

“”

至于信号上升时间增加的精确值是多少,对于电路设计来说没必要,只要定性的分析,有个大致的估算就可以了。因为计算再精确也没实际意义,电路板的参数也不精确!对于设计者来说,定性分析并了解影响,大致估算出影响在哪个量级,能给电路设计提供指导就可以了,其他的事软件来做吧。

举个例子,如果信号上升时间1ns,电容使信号上升时间增加远小于1ns,比如0。2ns,那么这一点点增加可能不会有什么影响。如果电容造成的上升时间增加很多,那可能就会对电路时序产生影响。那么多少算很多?看看电路的时序余量吧,这涉及到电路的时序分析和时序设计。

总之接收端电容负载的影响有两点:

1、使源端(驱动端)信号产生局部电压凹陷。
2、接收端信号上升时间延长。

在电路设计中这两点都要考虑。

三、PCB走线宽度变化产生的反射

在进行PCB布线时,经常会发生这样的情况:走线通过某一区域时,由于该区域布线空间有限,不得不使用更细的线条,通过这一区域后,线条再恢复原来的宽度。走线宽度变化会引起阻抗变化,因此发生反射,对信号产生影响。那么什么情况下可以忽略这一影响,又在什么情况下我们必须考虑它的影响?

有三个因素和这一影响有关:阻抗变化的大小、信号上升时间、窄线条上信号的时延。
首先讨论阻抗变化的大小。很多电路的设计要求反射噪声小于电压摆幅的5%(这和信号上的噪声预算有关),根据反射系数公式:

“”

已计算出阻抗大致的变化率要求为:

“”

你可能知道,电路板上阻抗的典型指标为+/-10%,根本原因就在这。

如果阻抗变化只发生一次,例如线宽从8mil变到6mil后,一直保持6mil宽度这种情况,要达到突变处信号反射噪声不超过电压摆幅的5%这一噪声预算要求,阻抗变化必须小于10%。这有时很难做到,以FR4板材上微带线的情况为例,我们计算一下。

如果线宽8mil,线条和参考平面之间的厚度为4mil,特性阻抗为46.5欧姆。线宽变化到6mil后特性阻抗变成54.2欧姆,阻抗变化率达到了20%。反射信号的幅度必然超标。至于对信号造成多大影响,还和信号上升时间以及驱动端到反射点处信号的时延有关。但至少这是一个潜在的问题点。幸运的是这时可以通过阻抗匹配端接解决问题。

如果阻抗变化发生两次,例如线宽从8mil变到6mil后,拉出2cm后又变回8mil。那么在2cm长、6mil宽线条的两个端点处都会发生反射,一次是阻抗变大,发生正反射,接着阻抗变小,发生负反射。如果两次反射间隔时间足够短,两次反射就有可能相互抵消,从而减小影响。

假设传输信号为1V,第一次正反射有0.2V被反射,1.2V继续向前传输,第二次反射有-0.2*1.2=0.24v被反射回。再假设6mil线长度极短,两次反射几乎同时发生,那么总的反射电压只有0.04V,小于5%这一噪声预算要求。因此,这种反射是否影响信号,有多大影响,和阻抗变化处的时延以及信号上升时间有关。

研究及实验表明,只要阻抗变化处的时延小于信号上升时间的20%,反射信号就不会造成问题。如果信号上升时间为1ns,那么阻抗变化处的时延小于0.2ns对应1.2英寸,反射就不会产生问题。也就是说,对于本例情况,6mil宽走线的长度只要小于3cm就不会有问题。

当PCB走线线宽发生变化时,要根据实际情况仔细分析,是否造成影响。需要关注的参数有三个:阻抗变化有多大、信号上升时间是多少、线宽变化的颈状部分有多长。根据上面的方法大致估算一下,适当留出一定的余量。如果可能的话,尽量减小颈状部分长度。

需要指出的是,实际的PCB加工中,参数不可能像理论中那样精确,理论能对我们的设计提供指导,但不能照搬照抄、不能教条,毕竟这是一门实践的科学。估算出的值要根据实际情况做适当的修订,再应用到设计中。如果感觉经验不足,那就先保守点,然后再根据制造成本适当调整。

精彩内容未完待续......

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